中国科学院计算技术研究所2024年6至12月政府采购意向
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DDR*控制器+PHY(SMIC **nm)、 PCIe*控制器+PHY(SMIC **nm)、D*D互联控制器+PHY(SMIC **nm)采购 项目所在采购意向: ****************年*至**月政府采购意向 采购单位: ************ 采购项目名称: DDR*控制器+PHY(SMIC **nm)、 PCIe*控制器+PHY(SMIC **nm)、D*D互联控制器+PHY(SMIC **nm)采购 预算金额: ****.******万元(人民币) 采购品目: A********支撑软件 采购需求概况 : (*)DDR*控制器+PHY(SMIC **nm) DDR内存控制器用于项目测试芯片(MPW和NTO流片)中高性能RISC-V处理器核的内存访问控制,是处理器芯片的必备IP之一。 DDR*控制器+PHY(SMIC **nm)IP的技术指标如下: 支持SMIC **nm工艺; 支持DDR*内存控制器; DDR* PHY速率达到DDR*-****; 支持**bit unbuffered DIMM; 支持双通道。 (*)PCIe*控制器+PHY(SMIC **nm) PCIe控制器用于项目测试芯片(MPW和NTO流片)中高性能RISC-V处理器核的I/O访问控制,是处理器芯片的必备IP之一。 PCIe*控制器+PHY(SMIC **nm)的技术指标如下: 支持SMIC **nm工艺; 支持PCIe *.* Root Complex控制器; PCIe* PHY速率达到**GT/s; 支持最大**个lane。 (*)D*D互联控制器+PHY(SMIC **nm) Chiplet是面向数据中心服务器芯片的常用架构,Die to Die互联控制器是chiplet中多个芯片互联的高速通道,是面向数据中心服务器芯片的必备IP之一。 D*D互联控制器+PHY(SMIC **nm)的技术指标如下: 支持SMIC **nm工艺; 支持Die to Die互联; 支持并行或串行总线接口; PHY速率达到**GT/s; 兼容UCIe协议。 预计采购时间: ****-** 备注: 本次公开的采购意向是本单位政府采购工作的初步安排,具体采购项目情况以相关采购公告和采购文件为准。
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